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 *  THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT 
 *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE 
 *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
 *
*/
/*********************************************************************
* file: cslr_fftc.h
*
* Brief: This file contains the Register Description for fftc
*
*********************************************************************/
#ifndef CSLR_FFTC_H_
#define CSLR_FFTC_H_

#include <ti/csl/cslr.h>
#include <ti/csl/tistdtypes.h>


/* Minimum unit = 1 byte */

/**************************************************************************\
* Register Overlay Structure for TCHAN_SCHED
\**************************************************************************/
typedef struct  {
    volatile Uint32 TCHAN_SCHED_CFG_REG;
} CSL_FftcTchan_schedRegs;

/**************************************************************************\
* Register Overlay Structure for TCHAN
\**************************************************************************/
typedef struct  {
    volatile Uint32 TCHAN_GCFG_REG_A;
    volatile Uint32 TCHAN_GCFG_REG_B;
    volatile Uint8 RSVD9[24];
} CSL_FftcTchanRegs;

/**************************************************************************\
* Register Overlay Structure for RCHAN
\**************************************************************************/
typedef struct  {
    volatile Uint32 RCHAN_GCFG_REG_A;
    volatile Uint8 RSVD11[28];
} CSL_FftcRchanRegs;

/**************************************************************************\
* Register Overlay Structure for RFLOW
\**************************************************************************/
typedef struct  {
    volatile Uint32 RFLOW_CFG_REG_A;
    volatile Uint32 RFLOW_CFG_REG_B;
    volatile Uint32 RFLOW_CFG_REG_C;
    volatile Uint32 RFLOW_CFG_REG_D;
    volatile Uint32 RFLOW_CFG_REG_E;
    volatile Uint32 RFLOW_CFG_REG_F;
    volatile Uint32 RFLOW_CFG_REG_G;
    volatile Uint32 RFLOW_CFG_REG_H;
} CSL_FftcRflowRegs;

/**************************************************************************\
* Register Overlay Structure
\**************************************************************************/
typedef struct  {
    volatile Uint32 PID;
    volatile Uint32 CONFIG;
    volatile Uint32 CONTROL;
    volatile Uint32 STATUS;
    volatile Uint32 EMU_CONTROL;
    volatile Uint32 ERROR_STAT;
    volatile Uint32 ERROR_CLR;
    volatile Uint32 ERROR_EN_STAT;
    volatile Uint32 ERROR_EN;
    volatile Uint32 ERROR_EN_CLR;
    volatile Uint32 ERROR_HALT;
    volatile Uint32 EOI;
    volatile Uint32 CLIP_Q[4];
    volatile Uint32 Q0_DEST;
    volatile Uint32 Q0_SCALE_SHIFT;
    volatile Uint32 Q0_CYCLIC_PREFIX;
    volatile Uint32 Q0_CONTROL;
    volatile Uint32 Q0_LTE_FREQ;
    volatile Uint8 RSVD0[28];
    volatile Uint32 Q1_DEST;
    volatile Uint32 Q1_SCALE_SHIFT;
    volatile Uint32 Q1_CYCLIC_PREFIX;
    volatile Uint32 Q1_CONTROL;
    volatile Uint32 Q1_LTE_FREQ;
    volatile Uint8 RSVD1[28];
    volatile Uint32 Q2_DEST;
    volatile Uint32 Q2_SCALE_SHIFT;
    volatile Uint32 Q2_CYCLIC_PREFIX;
    volatile Uint32 Q2_CONTROL;
    volatile Uint32 Q2_LTE_FREQ;
    volatile Uint8 RSVD2[28];
    volatile Uint32 Q3_DEST;
    volatile Uint32 Q3_SCALE_SHIFT;
    volatile Uint32 Q3_CYCLIC_PREFIX;
    volatile Uint32 Q3_CONTROL;
    volatile Uint32 Q3_LTE_FREQ;
    volatile Uint8 RSVD3[28];
    volatile Uint32 DFT_LIST_G[26];
    volatile Uint8 RSVD4[8];
    volatile Uint32 B0_DEST_STAT;
    volatile Uint32 B0_SHIFT_STAT;
    volatile Uint32 B0_PREFIX_STAT;
    volatile Uint32 B0_CNTRL_STAT;
    volatile Uint32 B0_FREQ_STAT;
    volatile Uint32 B0_PSIZE_STAT;
    volatile Uint32 B0_DESTTAG_STAT;
    volatile Uint8 RSVD5[4];
    volatile Uint32 B1_DEST_STAT;
    volatile Uint32 B1_SHIFT_STAT;
    volatile Uint32 B1_PREFIX_STAT;
    volatile Uint32 B1_CNTRL_STAT;
    volatile Uint32 B1_FREQ_STAT;
    volatile Uint32 B1_PSIZE_STAT;
    volatile Uint32 B1_DESTTAG_STAT;
    volatile Uint8 RSVD6[4];
    volatile Uint32 B2_DEST_STAT;
    volatile Uint32 B2_SHIFT_STAT;
    volatile Uint32 B2_PREFIX_STAT;
    volatile Uint32 B2_CNTRL_STAT;
    volatile Uint32 B2_FREQ_STAT;
    volatile Uint32 B2_PSIZE_STAT;
    volatile Uint32 B2_DESTTAG_STAT;
    volatile Uint8 RSVD7[52];
    volatile Uint32 REVISION_REG;
    volatile Uint32 PERF_CTRL_REG;
    volatile Uint32 EMU_CTRL_REG;
    volatile Uint32 PRI_CTRL_REG;
    volatile Uint32 QM0_BA_REG;
    volatile Uint32 QM1_BA_REG;
    volatile Uint32 QM2_BA_REG;
    volatile Uint32 QM3_BA_REG;
    volatile Uint8 RSVD8[224];
    CSL_FftcTchan_schedRegs TCHAN_SCHED[4];
    volatile Uint8 RSVD10[240];
    CSL_FftcTchanRegs TCHAN[4];
    volatile Uint8 RSVD12[128];
    CSL_FftcRchanRegs RCHAN[4];
    volatile Uint8 RSVD13[128];
    CSL_FftcRflowRegs RFLOW[8];
} CSL_FftcRegs;

/**************************************************************************\
* Field Definition Macros
\**************************************************************************/

/* TCHAN_SCHED_CFG_REG */


#define CSL_FFTC_TCHAN_SCHED_CFG_REG_PRIORITY_MASK (0x00000003u)
#define CSL_FFTC_TCHAN_SCHED_CFG_REG_PRIORITY_SHIFT (0x00000000u)
#define CSL_FFTC_TCHAN_SCHED_CFG_REG_PRIORITY_RESETVAL (0x00000000u)

#define CSL_FFTC_TCHAN_SCHED_CFG_REG_RESETVAL (0x00000000u)

/* TCHAN_GCFG_REG_A */

#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_ENABLE_MASK (0x80000000u)
#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_ENABLE_SHIFT (0x0000001Fu)
#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_ENABLE_RESETVAL (0x00000000u)

#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_TEARDOWN_MASK (0x40000000u)
#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_TEARDOWN_SHIFT (0x0000001Eu)
#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_TEARDOWN_RESETVAL (0x00000000u)

#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_PAUSE_MASK (0x20000000u)
#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_PAUSE_SHIFT (0x0000001Du)
#define CSL_FFTC_TCHAN_GCFG_REG_A_TX_PAUSE_RESETVAL (0x00000000u)


#define CSL_FFTC_TCHAN_GCFG_REG_A_RESETVAL (0x00000000u)

/* TCHAN_GCFG_REG_B */


#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_FILT_EINFO_MASK (0x40000000u)
#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_FILT_EINFO_SHIFT (0x0000001Eu)
#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_FILT_EINFO_RESETVAL (0x00000000u)

#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_FILT_PSWORDS_MASK (0x20000000u)
#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_FILT_PSWORDS_SHIFT (0x0000001Du)
#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_FILT_PSWORDS_RESETVAL (0x00000000u)


#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_AIF_MONO_MODE_MASK (0x01000000u)
#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_AIF_MONO_MODE_SHIFT (0x00000018u)
#define CSL_FFTC_TCHAN_GCFG_REG_B_TX_AIF_MONO_MODE_RESETVAL (0x00000000u)


#define CSL_FFTC_TCHAN_GCFG_REG_B_RESETVAL (0x00000000u)

/* RCHAN_GCFG_REG_A */

#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_ENABLE_MASK (0x80000000u)
#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_ENABLE_SHIFT (0x0000001Fu)
#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_ENABLE_RESETVAL (0x00000000u)

#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_TEARDOWN_MASK (0x40000000u)
#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_TEARDOWN_SHIFT (0x0000001Eu)
#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_TEARDOWN_RESETVAL (0x00000000u)

#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_PAUSE_MASK (0x20000000u)
#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_PAUSE_SHIFT (0x0000001Du)
#define CSL_FFTC_RCHAN_GCFG_REG_A_RX_PAUSE_RESETVAL (0x00000000u)


#define CSL_FFTC_RCHAN_GCFG_REG_A_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_A */


#define CSL_FFTC_RFLOW_CFG_REG_A_RX_EINFO_PRESENT_MASK (0x40000000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_EINFO_PRESENT_SHIFT (0x0000001Eu)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_EINFO_PRESENT_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RX_PSINFO_PRESENT_MASK (0x20000000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_PSINFO_PRESENT_SHIFT (0x0000001Du)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_PSINFO_PRESENT_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RX_ERROR_HANDLING_MASK (0x10000000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_ERROR_HANDLING_SHIFT (0x0000001Cu)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_ERROR_HANDLING_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DESC_TYPE_MASK (0x0C000000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DESC_TYPE_SHIFT (0x0000001Au)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DESC_TYPE_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RX_PS_LOCATION_MASK (0x02000000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_PS_LOCATION_SHIFT (0x00000019u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_PS_LOCATION_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RX_SOP_OFFSET_MASK (0x01FF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_SOP_OFFSET_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_SOP_OFFSET_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DEST_QMGR_MASK (0x00003000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DEST_QMGR_SHIFT (0x0000000Cu)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DEST_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DEST_QNUM_MASK (0x00000FFFu)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DEST_QNUM_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_A_RX_DEST_QNUM_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_A_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_B */

#define CSL_FFTC_RFLOW_CFG_REG_B_RX_SRC_TAG_HI_MASK (0xFF000000u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_SRC_TAG_HI_SHIFT (0x00000018u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_SRC_TAG_HI_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_B_RX_SRC_TAG_LO_MASK (0x00FF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_SRC_TAG_LO_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_SRC_TAG_LO_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_B_RX_DEST_TAG_HI_MASK (0x0000FF00u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_DEST_TAG_HI_SHIFT (0x00000008u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_DEST_TAG_HI_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_B_RX_DEST_TAG_LO_MASK (0x000000FFu)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_DEST_TAG_LO_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_B_RX_DEST_TAG_LO_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_B_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_C */


#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SRC_TAG_HI_SEL_MASK (0x70000000u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SRC_TAG_HI_SEL_SHIFT (0x0000001Cu)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SRC_TAG_HI_SEL_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SRC_TAG_LO_SEL_MASK (0x07000000u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SRC_TAG_LO_SEL_SHIFT (0x00000018u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SRC_TAG_LO_SEL_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_C_RX_DEST_TAG_HI_SEL_MASK (0x00700000u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_DEST_TAG_HI_SEL_SHIFT (0x00000014u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_DEST_TAG_HI_SEL_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_C_RX_DEST_TAG_LO_SEL_MASK (0x00070000u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_DEST_TAG_LO_SEL_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_DEST_TAG_LO_SEL_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SIZE_THRESH_EN_MASK (0x0000000Fu)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SIZE_THRESH_EN_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_C_RX_SIZE_THRESH_EN_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_C_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_D */


#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ0_SZ0_QMGR_MASK (0x30000000u)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ0_SZ0_QMGR_SHIFT (0x0000001Cu)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ0_SZ0_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ0_SZ0_QNUM_MASK (0x0FFF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ0_SZ0_QNUM_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ0_SZ0_QNUM_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ1_QMGR_MASK (0x00003000u)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ1_QMGR_SHIFT (0x0000000Cu)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ1_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ1_QNUM_MASK (0x00000FFFu)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ1_QNUM_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_D_RX_FDQ1_QNUM_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_D_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_E */


#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ2_QMGR_MASK (0x30000000u)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ2_QMGR_SHIFT (0x0000001Cu)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ2_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ2_QNUM_MASK (0x0FFF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ2_QNUM_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ2_QNUM_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ3_QMGR_MASK (0x00003000u)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ3_QMGR_SHIFT (0x0000000Cu)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ3_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ3_QNUM_MASK (0x00000FFFu)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ3_QNUM_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_E_RX_FDQ3_QNUM_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_E_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_F */

#define CSL_FFTC_RFLOW_CFG_REG_F_RX_SIZE_THRESH0_MASK (0xFFFF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_F_RX_SIZE_THRESH0_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_F_RX_SIZE_THRESH0_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_F_RX_SIZE_THRESH1_MASK (0x0000FFFFu)
#define CSL_FFTC_RFLOW_CFG_REG_F_RX_SIZE_THRESH1_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_F_RX_SIZE_THRESH1_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_F_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_G */

#define CSL_FFTC_RFLOW_CFG_REG_G_RX_SIZE_THRESH2_MASK (0xFFFF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_G_RX_SIZE_THRESH2_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_G_RX_SIZE_THRESH2_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_G_RX_FDQ0_SZ1_QMGR_MASK (0x00003000u)
#define CSL_FFTC_RFLOW_CFG_REG_G_RX_FDQ0_SZ1_QMGR_SHIFT (0x0000000Cu)
#define CSL_FFTC_RFLOW_CFG_REG_G_RX_FDQ0_SZ1_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_G_RX_FDQ0_SZ1_QNUM_MASK (0x00000FFFu)
#define CSL_FFTC_RFLOW_CFG_REG_G_RX_FDQ0_SZ1_QNUM_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_G_RX_FDQ0_SZ1_QNUM_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_G_RESETVAL (0x00000000u)

/* RFLOW_CFG_REG_H */


#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ2_QMGR_MASK (0x30000000u)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ2_QMGR_SHIFT (0x0000001Cu)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ2_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ2_QNUM_MASK (0x0FFF0000u)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ2_QNUM_SHIFT (0x00000010u)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ2_QNUM_RESETVAL (0x00000000u)


#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ3_QMGR_MASK (0x00003000u)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ3_QMGR_SHIFT (0x0000000Cu)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ3_QMGR_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ3_QNUM_MASK (0x00000FFFu)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ3_QNUM_SHIFT (0x00000000u)
#define CSL_FFTC_RFLOW_CFG_REG_H_RX_FDQ0_SZ3_QNUM_RESETVAL (0x00000000u)

#define CSL_FFTC_RFLOW_CFG_REG_H_RESETVAL (0x00000000u)

/* PID */

#define CSL_FFTC_PID_SCHEME_MASK         (0xC0000000u)
#define CSL_FFTC_PID_SCHEME_SHIFT        (0x0000001Eu)
#define CSL_FFTC_PID_SCHEME_RESETVAL     (0x00000001u)


#define CSL_FFTC_PID_PID_MASK            (0x0FFF0000u)
#define CSL_FFTC_PID_PID_SHIFT           (0x00000010u)
#define CSL_FFTC_PID_PID_RESETVAL        (0x00000805u)

#define CSL_FFTC_PID_RTL_MASK            (0x0000F800u)
#define CSL_FFTC_PID_RTL_SHIFT           (0x0000000Bu)
#define CSL_FFTC_PID_RTL_RESETVAL        (0x00000000u)

#define CSL_FFTC_PID_MAJOR_MASK          (0x00000700u)
#define CSL_FFTC_PID_MAJOR_SHIFT         (0x00000008u)
#define CSL_FFTC_PID_MAJOR_RESETVAL      (0x00000002u)

#define CSL_FFTC_PID_CUSTOM_MASK         (0x000000C0u)
#define CSL_FFTC_PID_CUSTOM_SHIFT        (0x00000006u)
#define CSL_FFTC_PID_CUSTOM_RESETVAL     (0x00000000u)

#define CSL_FFTC_PID_MINOR_MASK          (0x0000003Fu)
#define CSL_FFTC_PID_MINOR_SHIFT         (0x00000000u)
#define CSL_FFTC_PID_MINOR_RESETVAL      (0x00000000u)

#define CSL_FFTC_PID_RESETVAL            (0x48050200u)

/* CONFIG */


#define CSL_FFTC_CONFIG_Q3_FLOWID_OVERWRITE_MASK (0x00200000u)
#define CSL_FFTC_CONFIG_Q3_FLOWID_OVERWRITE_SHIFT (0x00000015u)
#define CSL_FFTC_CONFIG_Q3_FLOWID_OVERWRITE_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_Q2_FLOWID_OVERWRITE_MASK (0x00100000u)
#define CSL_FFTC_CONFIG_Q2_FLOWID_OVERWRITE_SHIFT (0x00000014u)
#define CSL_FFTC_CONFIG_Q2_FLOWID_OVERWRITE_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_Q1_FLOWID_OVERWRITE_MASK (0x00080000u)
#define CSL_FFTC_CONFIG_Q1_FLOWID_OVERWRITE_SHIFT (0x00000013u)
#define CSL_FFTC_CONFIG_Q1_FLOWID_OVERWRITE_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_Q0_FLOWID_OVERWRITE_MASK (0x00040000u)
#define CSL_FFTC_CONFIG_Q0_FLOWID_OVERWRITE_SHIFT (0x00000012u)
#define CSL_FFTC_CONFIG_Q0_FLOWID_OVERWRITE_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_STARVATION_PERIOD_MASK (0x0003FC00u)
#define CSL_FFTC_CONFIG_STARVATION_PERIOD_SHIFT (0x0000000Au)
#define CSL_FFTC_CONFIG_STARVATION_PERIOD_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_QUEUE_3_PRIORITY_MASK (0x00000300u)
#define CSL_FFTC_CONFIG_QUEUE_3_PRIORITY_SHIFT (0x00000008u)
#define CSL_FFTC_CONFIG_QUEUE_3_PRIORITY_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_QUEUE_2_PRIORITY_MASK (0x000000C0u)
#define CSL_FFTC_CONFIG_QUEUE_2_PRIORITY_SHIFT (0x00000006u)
#define CSL_FFTC_CONFIG_QUEUE_2_PRIORITY_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_QUEUE_1_PRIORITY_MASK (0x00000030u)
#define CSL_FFTC_CONFIG_QUEUE_1_PRIORITY_SHIFT (0x00000004u)
#define CSL_FFTC_CONFIG_QUEUE_1_PRIORITY_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_QUEUE_0_PRIORITY_MASK (0x0000000Cu)
#define CSL_FFTC_CONFIG_QUEUE_0_PRIORITY_SHIFT (0x00000002u)
#define CSL_FFTC_CONFIG_QUEUE_0_PRIORITY_RESETVAL (0x00000000u)


#define CSL_FFTC_CONFIG_FFT_DISABLE_MASK (0x00000001u)
#define CSL_FFTC_CONFIG_FFT_DISABLE_SHIFT (0x00000000u)
#define CSL_FFTC_CONFIG_FFT_DISABLE_RESETVAL (0x00000000u)

#define CSL_FFTC_CONFIG_RESETVAL         (0x00000000u)

/* CONTROL */


#define CSL_FFTC_CONTROL_FFTC_CONTINUE_MASK (0x00000002u)
#define CSL_FFTC_CONTROL_FFTC_CONTINUE_SHIFT (0x00000001u)
#define CSL_FFTC_CONTROL_FFTC_CONTINUE_RESETVAL (0x00000000u)

#define CSL_FFTC_CONTROL_RESTART_BIT_MASK (0x00000001u)
#define CSL_FFTC_CONTROL_RESTART_BIT_SHIFT (0x00000000u)
#define CSL_FFTC_CONTROL_RESTART_BIT_RESETVAL (0x00000000u)

#define CSL_FFTC_CONTROL_RESETVAL        (0x00000000u)

/* STATUS */


#define CSL_FFTC_STATUS_FFTC_HALTED_MASK (0x00000001u)
#define CSL_FFTC_STATUS_FFTC_HALTED_SHIFT (0x00000000u)
#define CSL_FFTC_STATUS_FFTC_HALTED_RESETVAL (0x00000000u)

#define CSL_FFTC_STATUS_RESETVAL         (0x00000000u)

/* EMU_CONTROL */


#define CSL_FFTC_EMU_CONTROL_EMU_RT_SEL_MASK (0x00000004u)
#define CSL_FFTC_EMU_CONTROL_EMU_RT_SEL_SHIFT (0x00000002u)
#define CSL_FFTC_EMU_CONTROL_EMU_RT_SEL_RESETVAL (0x00000000u)

#define CSL_FFTC_EMU_CONTROL_EMU_SOFT_STOP_MASK (0x00000002u)
#define CSL_FFTC_EMU_CONTROL_EMU_SOFT_STOP_SHIFT (0x00000001u)
#define CSL_FFTC_EMU_CONTROL_EMU_SOFT_STOP_RESETVAL (0x00000000u)

#define CSL_FFTC_EMU_CONTROL_EMU_FREERUN_MASK (0x00000001u)
#define CSL_FFTC_EMU_CONTROL_EMU_FREERUN_SHIFT (0x00000000u)
#define CSL_FFTC_EMU_CONTROL_EMU_FREERUN_RESETVAL (0x00000000u)

#define CSL_FFTC_EMU_CONTROL_RESETVAL    (0x00000000u)

/* ERROR_STAT */


#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T3_MASK (0x20000000u)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T3_SHIFT (0x0000001Du)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T3_MASK (0x10000000u)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T3_SHIFT (0x0000001Cu)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T3_MASK (0x08000000u)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T3_SHIFT (0x0000001Bu)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T3_MASK (0x04000000u)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T3_SHIFT (0x0000001Au)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T3_MASK (0x02000000u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T3_SHIFT (0x00000019u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T3_MASK (0x01000000u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T3_SHIFT (0x00000018u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T3_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T2_MASK (0x00200000u)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T2_SHIFT (0x00000015u)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T2_MASK (0x00100000u)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T2_SHIFT (0x00000014u)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T2_MASK (0x00080000u)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T2_SHIFT (0x00000013u)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T2_MASK (0x00040000u)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T2_SHIFT (0x00000012u)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T2_MASK (0x00020000u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T2_SHIFT (0x00000011u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T2_MASK (0x00010000u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T2_SHIFT (0x00000010u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T2_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T1_MASK (0x00002000u)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T1_SHIFT (0x0000000Du)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T1_MASK (0x00001000u)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T1_SHIFT (0x0000000Cu)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T1_MASK (0x00000800u)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T1_SHIFT (0x0000000Bu)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T1_MASK (0x00000400u)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T1_SHIFT (0x0000000Au)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T1_MASK (0x00000200u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T1_SHIFT (0x00000009u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T1_MASK (0x00000100u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T1_SHIFT (0x00000008u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T1_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T0_MASK (0x00000020u)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T0_SHIFT (0x00000005u)
#define CSL_FFTC_ERROR_STAT_INT_ON_EOP_STATUS_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T0_MASK (0x00000010u)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T0_SHIFT (0x00000004u)
#define CSL_FFTC_ERROR_STAT_DEBUG_HALT_STATUS_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T0_MASK (0x00000008u)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T0_SHIFT (0x00000003u)
#define CSL_FFTC_ERROR_STAT_CONFIG_WORD_ERROR_STATUS_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T0_MASK (0x00000004u)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T0_SHIFT (0x00000002u)
#define CSL_FFTC_ERROR_STAT_DESC_BUFFER_ERROR_STATUS_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T0_MASK (0x00000002u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T0_SHIFT (0x00000001u)
#define CSL_FFTC_ERROR_STAT_EOP_ERROR_STATUS_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T0_MASK (0x00000001u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T0_SHIFT (0x00000000u)
#define CSL_FFTC_ERROR_STAT_CONFIG_INVALID_ERROR_STATUS_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_STAT_RESETVAL     (0x00000000u)

/* ERROR_CLR */


#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T3_MASK (0x20000000u)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T3_SHIFT (0x0000001Du)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T3_MASK (0x10000000u)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T3_SHIFT (0x0000001Cu)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T3_MASK (0x08000000u)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T3_SHIFT (0x0000001Bu)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T3_MASK (0x04000000u)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T3_SHIFT (0x0000001Au)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T3_MASK (0x02000000u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T3_SHIFT (0x00000019u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T3_MASK (0x01000000u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T3_SHIFT (0x00000018u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T3_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T2_MASK (0x00200000u)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T2_SHIFT (0x00000015u)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T2_MASK (0x00100000u)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T2_SHIFT (0x00000014u)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T2_MASK (0x00080000u)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T2_SHIFT (0x00000013u)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T2_MASK (0x00040000u)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T2_SHIFT (0x00000012u)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T2_MASK (0x00020000u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T2_SHIFT (0x00000011u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T2_MASK (0x00010000u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T2_SHIFT (0x00000010u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T2_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T1_MASK (0x00002000u)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T1_SHIFT (0x0000000Du)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T1_MASK (0x00001000u)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T1_SHIFT (0x0000000Cu)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T1_MASK (0x00000800u)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T1_SHIFT (0x0000000Bu)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T1_MASK (0x00000400u)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T1_SHIFT (0x0000000Au)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T1_MASK (0x00000200u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T1_SHIFT (0x00000009u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T1_MASK (0x00000100u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T1_SHIFT (0x00000008u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T1_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T0_MASK (0x00000020u)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T0_SHIFT (0x00000005u)
#define CSL_FFTC_ERROR_CLR_INT_ON_EOP_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T0_MASK (0x00000010u)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T0_SHIFT (0x00000004u)
#define CSL_FFTC_ERROR_CLR_DEBUG_HALT_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T0_MASK (0x00000008u)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T0_SHIFT (0x00000003u)
#define CSL_FFTC_ERROR_CLR_CONFIG_WORD_ERROR_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T0_MASK (0x00000004u)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T0_SHIFT (0x00000002u)
#define CSL_FFTC_ERROR_CLR_DESC_BUFFER_ERROR_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T0_MASK (0x00000002u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T0_SHIFT (0x00000001u)
#define CSL_FFTC_ERROR_CLR_EOP_ERROR_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T0_MASK (0x00000001u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T0_SHIFT (0x00000000u)
#define CSL_FFTC_ERROR_CLR_CONFIG_INVALID_ERROR_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_CLR_RESETVAL      (0x00000000u)

/* ERROR_EN_STAT */


#define CSL_FFTC_ERROR_EN_STAT_INT_ON_EOP_EN_STATUS_T3_MASK (0x20000000u)
#define CSL_FFTC_ERROR_EN_STAT_INT_ON_EOP_EN_STATUS_T3_SHIFT (0x0000001Du)
#define CSL_FFTC_ERROR_EN_STAT_INT_ON_EOP_EN_STATUS_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_EN_STAT_DEBUG_HALT_EN_STATUS_T3_MASK (0x10000000u)
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#define CSL_FFTC_ERROR_EN_CLR_CONFIG_WORD_ERROR_EN_CLR_T0_SHIFT (0x00000003u)
#define CSL_FFTC_ERROR_EN_CLR_CONFIG_WORD_ERROR_EN_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_EN_CLR_DESC_BUFFER_ERROR_EN_CLR_T0_MASK (0x00000004u)
#define CSL_FFTC_ERROR_EN_CLR_DESC_BUFFER_ERROR_EN_CLR_T0_SHIFT (0x00000002u)
#define CSL_FFTC_ERROR_EN_CLR_DESC_BUFFER_ERROR_EN_CLR_T0_RESETVAL (0x00000000u)

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#define CSL_FFTC_ERROR_EN_CLR_EOP_ERROR_EN_CLR_T0_SHIFT (0x00000001u)
#define CSL_FFTC_ERROR_EN_CLR_EOP_ERROR_EN_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_EN_CLR_CONFIG_INVALID_ERROR_EN_CLR_T0_MASK (0x00000001u)
#define CSL_FFTC_ERROR_EN_CLR_CONFIG_INVALID_ERROR_EN_CLR_T0_SHIFT (0x00000000u)
#define CSL_FFTC_ERROR_EN_CLR_CONFIG_INVALID_ERROR_EN_CLR_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_EN_CLR_RESETVAL   (0x10101010u)

/* ERROR_HALT */


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#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T3_SHIFT (0x0000001Du)
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#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T3_SHIFT (0x0000001Cu)
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#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T3_MASK (0x08000000u)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T3_SHIFT (0x0000001Bu)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T3_MASK (0x04000000u)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T3_SHIFT (0x0000001Au)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T3_RESETVAL (0x00000000u)

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#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T3_SHIFT (0x00000019u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T3_MASK (0x01000000u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T3_SHIFT (0x00000018u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T3_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T2_MASK (0x00200000u)
#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T2_SHIFT (0x00000015u)
#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T2_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T2_MASK (0x00100000u)
#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T2_SHIFT (0x00000014u)
#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T2_RESETVAL (0x00000001u)

#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T2_MASK (0x00080000u)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T2_SHIFT (0x00000013u)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T2_MASK (0x00040000u)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T2_SHIFT (0x00000012u)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T2_MASK (0x00020000u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T2_SHIFT (0x00000011u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T2_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T2_MASK (0x00010000u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T2_SHIFT (0x00000010u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T2_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T1_MASK (0x00002000u)
#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T1_SHIFT (0x0000000Du)
#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T1_MASK (0x00001000u)
#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T1_SHIFT (0x0000000Cu)
#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T1_RESETVAL (0x00000001u)

#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T1_MASK (0x00000800u)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T1_SHIFT (0x0000000Bu)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T1_MASK (0x00000400u)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T1_SHIFT (0x0000000Au)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T1_MASK (0x00000200u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T1_SHIFT (0x00000009u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T1_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T1_MASK (0x00000100u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T1_SHIFT (0x00000008u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T1_RESETVAL (0x00000000u)


#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T0_MASK (0x00000020u)
#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T0_SHIFT (0x00000005u)
#define CSL_FFTC_ERROR_HALT_INT_ON_EOP_HALT_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T0_MASK (0x00000010u)
#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T0_SHIFT (0x00000004u)
#define CSL_FFTC_ERROR_HALT_DEBUG_HARD_STOP_HALT_T0_RESETVAL (0x00000001u)

#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T0_MASK (0x00000008u)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T0_SHIFT (0x00000003u)
#define CSL_FFTC_ERROR_HALT_CONFIG_WORD_ERROR_HALT_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T0_MASK (0x00000004u)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T0_SHIFT (0x00000002u)
#define CSL_FFTC_ERROR_HALT_DESC_BUFFER_ERROR_HALT_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T0_MASK (0x00000002u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T0_SHIFT (0x00000001u)
#define CSL_FFTC_ERROR_HALT_EOP_ERROR_HALT_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T0_MASK (0x00000001u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T0_SHIFT (0x00000000u)
#define CSL_FFTC_ERROR_HALT_CONFIG_INVALID_ERROR_HALT_T0_RESETVAL (0x00000000u)

#define CSL_FFTC_ERROR_HALT_RESETVAL     (0x10101010u)

/* EOI */


#define CSL_FFTC_EOI_EOI_VAL_MASK        (0x000000FFu)
#define CSL_FFTC_EOI_EOI_VAL_SHIFT       (0x00000000u)
#define CSL_FFTC_EOI_EOI_VAL_RESETVAL    (0x00000000u)

#define CSL_FFTC_EOI_RESETVAL            (0x00000000u)

/* CLIP_Q */

#define CSL_FFTC_CLIP_Q_CLIPPING_COUNT_MASK (0xFFFFFFFFu)
#define CSL_FFTC_CLIP_Q_CLIPPING_COUNT_SHIFT (0x00000000u)
#define CSL_FFTC_CLIP_Q_CLIPPING_COUNT_RESETVAL (0x00000000u)

#define CSL_FFTC_CLIP_Q_RESETVAL         (0x00000000u)

/* Q0_DEST */

#define CSL_FFTC_Q0_DEST_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_MASK (0x80000000u)
#define CSL_FFTC_Q0_DEST_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_SHIFT (0x0000001Fu)
#define CSL_FFTC_Q0_DEST_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_DEST_FFTC_SHIFT_LEFT_RIGHT_INPUT_MASK (0x40000000u)
#define CSL_FFTC_Q0_DEST_FFTC_SHIFT_LEFT_RIGHT_INPUT_SHIFT (0x0000001Eu)
#define CSL_FFTC_Q0_DEST_FFTC_SHIFT_LEFT_RIGHT_INPUT_RESETVAL (0x00000000u)


#define CSL_FFTC_Q0_DEST_FFTC_VARIABLE_SHIFT_INPUT_MASK (0x0FFF0000u)
#define CSL_FFTC_Q0_DEST_FFTC_VARIABLE_SHIFT_INPUT_SHIFT (0x00000010u)
#define CSL_FFTC_Q0_DEST_FFTC_VARIABLE_SHIFT_INPUT_RESETVAL (0x00000000u)


#define CSL_FFTC_Q0_DEST_DEFAULT_DEST_MASK (0x00003FFFu)
#define CSL_FFTC_Q0_DEST_DEFAULT_DEST_SHIFT (0x00000000u)
#define CSL_FFTC_Q0_DEST_DEFAULT_DEST_RESETVAL (0x00003FFFu)

#define CSL_FFTC_Q0_DEST_RESETVAL        (0x00003FFFu)

/* Q0_SCALE_SHIFT */


#define CSL_FFTC_Q0_SCALE_SHIFT_DYNAMIC_SCALING_ENABLE_MASK (0x20000000u)
#define CSL_FFTC_Q0_SCALE_SHIFT_DYNAMIC_SCALING_ENABLE_SHIFT (0x0000001Du)
#define CSL_FFTC_Q0_SCALE_SHIFT_DYNAMIC_SCALING_ENABLE_RESETVAL (0x00000001u)


#define CSL_FFTC_Q0_SCALE_SHIFT_OUTPUT_SCALING_MASK (0x03FC0000u)
#define CSL_FFTC_Q0_SCALE_SHIFT_OUTPUT_SCALING_SHIFT (0x00000012u)
#define CSL_FFTC_Q0_SCALE_SHIFT_OUTPUT_SCALING_RESETVAL (0x00000080u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_OUT_SCALING_MASK (0x00030000u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_OUT_SCALING_SHIFT (0x00000010u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_OUT_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_6_SCALING_MASK (0x0000C000u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_6_SCALING_SHIFT (0x0000000Eu)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_6_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_5_SCALING_MASK (0x00003000u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_5_SCALING_SHIFT (0x0000000Cu)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_5_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_4_SCALING_MASK (0x00000C00u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_4_SCALING_SHIFT (0x0000000Au)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_4_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_3_SCALING_MASK (0x00000300u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_3_SCALING_SHIFT (0x00000008u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_3_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_2_SCALING_MASK (0x000000C0u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_2_SCALING_SHIFT (0x00000006u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_2_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_1_SCALING_MASK (0x00000030u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_1_SCALING_SHIFT (0x00000004u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_1_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_0_SCALING_MASK (0x0000000Cu)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_0_SCALING_SHIFT (0x00000002u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_0_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_LTE_SHIFT_SCALING_MASK (0x00000003u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_LTE_SHIFT_SCALING_SHIFT (0x00000000u)
#define CSL_FFTC_Q0_SCALE_SHIFT_STAGE_LTE_SHIFT_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_SCALE_SHIFT_RESETVAL (0x22000000u)

/* Q0_CYCLIC_PREFIX */

#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_EN_MASK (0x80000000u)
#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_EN_SHIFT (0x0000001Fu)
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#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_OFFSET_MASK (0x03FF0000u)
#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_OFFSET_SHIFT (0x00000010u)
#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_OFFSET_RESETVAL (0x00000000u)


#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_ADDITION_MASK (0x00001FFFu)
#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_ADDITION_SHIFT (0x00000000u)
#define CSL_FFTC_Q0_CYCLIC_PREFIX_CYCLIC_PREFIX_ADDITION_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_CYCLIC_PREFIX_RESETVAL (0x00000000u)

/* Q0_CONTROL */

#define CSL_FFTC_Q0_CONTROL_IQ_ORDER_MASK (0x80000000u)
#define CSL_FFTC_Q0_CONTROL_IQ_ORDER_SHIFT (0x0000001Fu)
#define CSL_FFTC_Q0_CONTROL_IQ_ORDER_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_CONTROL_IQ_SIZE_MASK (0x40000000u)
#define CSL_FFTC_Q0_CONTROL_IQ_SIZE_SHIFT (0x0000001Eu)
#define CSL_FFTC_Q0_CONTROL_IQ_SIZE_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_CONTROL_ZERO_PAD_MODE_MASK (0x20000000u)
#define CSL_FFTC_Q0_CONTROL_ZERO_PAD_MODE_SHIFT (0x0000001Du)
#define CSL_FFTC_Q0_CONTROL_ZERO_PAD_MODE_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_CONTROL_ZERO_PAD_VAL_MASK (0x1FFF0000u)
#define CSL_FFTC_Q0_CONTROL_ZERO_PAD_VAL_SHIFT (0x00000010u)
#define CSL_FFTC_Q0_CONTROL_ZERO_PAD_VAL_RESETVAL (0x00000000u)


#define CSL_FFTC_Q0_CONTROL_SUPPRESSED_SIDE_INFO_MASK (0x00000100u)
#define CSL_FFTC_Q0_CONTROL_SUPPRESSED_SIDE_INFO_SHIFT (0x00000008u)
#define CSL_FFTC_Q0_CONTROL_SUPPRESSED_SIDE_INFO_RESETVAL (0x00000000u)


#define CSL_FFTC_Q0_CONTROL_DFT_IDFT_SELECT_MASK (0x00000040u)
#define CSL_FFTC_Q0_CONTROL_DFT_IDFT_SELECT_SHIFT (0x00000006u)
#define CSL_FFTC_Q0_CONTROL_DFT_IDFT_SELECT_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_CONTROL_DFT_SIZE_MASK (0x0000003Fu)
#define CSL_FFTC_Q0_CONTROL_DFT_SIZE_SHIFT (0x00000000u)
#define CSL_FFTC_Q0_CONTROL_DFT_SIZE_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_CONTROL_RESETVAL     (0x00000000u)

/* Q0_LTE_FREQ */


#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_DIR_MASK (0x02000000u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_DIR_SHIFT (0x00000019u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_DIR_RESETVAL (0x00000000u)


#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_FACTOR_MASK (0x00078000u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_FACTOR_SHIFT (0x0000000Fu)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_FACTOR_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_PHASE_MASK (0x00007FFCu)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_PHASE_SHIFT (0x00000002u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_PHASE_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_INDEX_MASK (0x00000002u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_INDEX_SHIFT (0x00000001u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_INDEX_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_EN_MASK (0x00000001u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_EN_SHIFT (0x00000000u)
#define CSL_FFTC_Q0_LTE_FREQ_LTE_FREQ_SHIFT_EN_RESETVAL (0x00000000u)

#define CSL_FFTC_Q0_LTE_FREQ_RESETVAL    (0x00000000u)

/* Q1_DEST */

#define CSL_FFTC_Q1_DEST_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_MASK (0x80000000u)
#define CSL_FFTC_Q1_DEST_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_SHIFT (0x0000001Fu)
#define CSL_FFTC_Q1_DEST_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_RESETVAL (0x00000000u)

#define CSL_FFTC_Q1_DEST_FFTC_SHIFT_LEFT_RIGHT_INPUT_MASK (0x40000000u)
#define CSL_FFTC_Q1_DEST_FFTC_SHIFT_LEFT_RIGHT_INPUT_SHIFT (0x0000001Eu)
#define CSL_FFTC_Q1_DEST_FFTC_SHIFT_LEFT_RIGHT_INPUT_RESETVAL (0x00000000u)


#define CSL_FFTC_Q1_DEST_FFTC_VARIABLE_SHIFT_INPUT_MASK (0x0FFF0000u)
#define CSL_FFTC_Q1_DEST_FFTC_VARIABLE_SHIFT_INPUT_SHIFT (0x00000010u)
#define CSL_FFTC_Q1_DEST_FFTC_VARIABLE_SHIFT_INPUT_RESETVAL (0x00000000u)


#define CSL_FFTC_Q1_DEST_DEFAULT_DEST_MASK (0x00003FFFu)
#define CSL_FFTC_Q1_DEST_DEFAULT_DEST_SHIFT (0x00000000u)
#define CSL_FFTC_Q1_DEST_DEFAULT_DEST_RESETVAL (0x00003FFFu)

#define CSL_FFTC_Q1_DEST_RESETVAL        (0x00003FFFu)

/* Q1_SCALE_SHIFT */


#define CSL_FFTC_Q1_SCALE_SHIFT_DYNAMIC_SCALING_ENABLE_MASK (0x20000000u)
#define CSL_FFTC_Q1_SCALE_SHIFT_DYNAMIC_SCALING_ENABLE_SHIFT (0x0000001Du)
#define CSL_FFTC_Q1_SCALE_SHIFT_DYNAMIC_SCALING_ENABLE_RESETVAL (0x00000001u)


#define CSL_FFTC_Q1_SCALE_SHIFT_OUTPUT_SCALING_MASK (0x03FC0000u)
#define CSL_FFTC_Q1_SCALE_SHIFT_OUTPUT_SCALING_SHIFT (0x00000012u)
#define CSL_FFTC_Q1_SCALE_SHIFT_OUTPUT_SCALING_RESETVAL (0x00000080u)

#define CSL_FFTC_Q1_SCALE_SHIFT_STAGE_OUT_SCALING_MASK (0x00030000u)
#define CSL_FFTC_Q1_SCALE_SHIFT_STAGE_OUT_SCALING_SHIFT (0x00000010u)
#define CSL_FFTC_Q1_SCALE_SHIFT_STAGE_OUT_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q1_SCALE_SHIFT_STAGE_6_SCALING_MASK (0x0000C000u)
#define CSL_FFTC_Q1_SCALE_SHIFT_STAGE_6_SCALING_SHIFT (0x0000000Eu)
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#define CSL_FFTC_Q1_SCALE_SHIFT_STAGE_5_SCALING_MASK (0x00003000u)
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/* Q1_CONTROL */

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/* Q1_LTE_FREQ */


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/* Q2_DEST */

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/* Q2_SCALE_SHIFT */


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/* Q2_CYCLIC_PREFIX */

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/* Q2_CONTROL */

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#define CSL_FFTC_Q2_CONTROL_SUPPRESSED_SIDE_INFO_MASK (0x00000100u)
#define CSL_FFTC_Q2_CONTROL_SUPPRESSED_SIDE_INFO_SHIFT (0x00000008u)
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#define CSL_FFTC_Q2_CONTROL_DFT_SIZE_MASK (0x0000003Fu)
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/* Q2_LTE_FREQ */


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#define CSL_FFTC_Q2_LTE_FREQ_LTE_FREQ_SHIFT_PHASE_MASK (0x00007FFCu)
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#define CSL_FFTC_Q2_LTE_FREQ_LTE_FREQ_SHIFT_INDEX_MASK (0x00000002u)
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/* Q3_DEST */

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#define CSL_FFTC_Q3_DEST_DEFAULT_DEST_SHIFT (0x00000000u)
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#define CSL_FFTC_Q3_DEST_RESETVAL        (0x00003FFFu)

/* Q3_SCALE_SHIFT */


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#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_6_SCALING_MASK (0x0000C000u)
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#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_5_SCALING_MASK (0x00003000u)
#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_5_SCALING_SHIFT (0x0000000Cu)
#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_5_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_4_SCALING_MASK (0x00000C00u)
#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_4_SCALING_SHIFT (0x0000000Au)
#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_4_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_3_SCALING_MASK (0x00000300u)
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#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_2_SCALING_MASK (0x000000C0u)
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#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_1_SCALING_MASK (0x00000030u)
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#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_1_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_0_SCALING_MASK (0x0000000Cu)
#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_0_SCALING_SHIFT (0x00000002u)
#define CSL_FFTC_Q3_SCALE_SHIFT_STAGE_0_SCALING_RESETVAL (0x00000000u)

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#define CSL_FFTC_Q3_SCALE_SHIFT_RESETVAL (0x22000000u)

/* Q3_CYCLIC_PREFIX */

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#define CSL_FFTC_Q3_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_OFFSET_MASK (0x03FF0000u)
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#define CSL_FFTC_Q3_CYCLIC_PREFIX_CYCLIC_PREFIX_REMOVE_OFFSET_RESETVAL (0x00000000u)


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/* Q3_CONTROL */

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/* Q3_LTE_FREQ */


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#define CSL_FFTC_Q3_LTE_FREQ_LTE_FREQ_SHIFT_INDEX_MASK (0x00000002u)
#define CSL_FFTC_Q3_LTE_FREQ_LTE_FREQ_SHIFT_INDEX_SHIFT (0x00000001u)
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#define CSL_FFTC_Q3_LTE_FREQ_LTE_FREQ_SHIFT_EN_MASK (0x00000001u)
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/* DFT_LIST_G */


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/* B0_DEST_STAT */

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#define CSL_FFTC_B0_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_INPUT_MASK (0x40000000u)
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#define CSL_FFTC_B0_DEST_STAT_RESETVAL   (0x00003FFFu)

/* B0_SHIFT_STAT */


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#define CSL_FFTC_B0_SHIFT_STAT_STAGE_0_SCALING_RESETVAL (0x00000000u)

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/* B0_PREFIX_STAT */

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#define CSL_FFTC_B0_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_OFFSET_SHIFT (0x00000010u)
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/* B0_CNTRL_STAT */

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#define CSL_FFTC_B0_CNTRL_STAT_ZERO_PAD_MODE_MASK (0x20000000u)
#define CSL_FFTC_B0_CNTRL_STAT_ZERO_PAD_MODE_SHIFT (0x0000001Du)
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#define CSL_FFTC_B0_CNTRL_STAT_ZERO_PAD_VAL_MASK (0x1FFF0000u)
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/* B0_FREQ_STAT */


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#define CSL_FFTC_B0_FREQ_STAT_LTE_FREQ_SHIFT_INDEX_MASK (0x00000002u)
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#define CSL_FFTC_B0_FREQ_STAT_LTE_FREQ_SHIFT_EN_MASK (0x00000001u)
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/* B0_PSIZE_STAT */


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#define CSL_FFTC_B0_PSIZE_STAT_RESETVAL  (0x00000000u)

/* B0_DESTTAG_STAT */

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#define CSL_FFTC_B0_DESTTAG_STAT_DEST_TAG_MASK (0x0000FFFFu)
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#define CSL_FFTC_B0_DESTTAG_STAT_RESETVAL (0x00000000u)

/* B1_DEST_STAT */

#define CSL_FFTC_B1_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_MASK (0x80000000u)
#define CSL_FFTC_B1_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_SHIFT (0x0000001Fu)
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#define CSL_FFTC_B1_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_INPUT_MASK (0x40000000u)
#define CSL_FFTC_B1_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_INPUT_SHIFT (0x0000001Eu)
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#define CSL_FFTC_B1_DEST_STAT_FFTC_VARIABLE_SHIFT_INPUT_MASK (0x0FFF0000u)
#define CSL_FFTC_B1_DEST_STAT_FFTC_VARIABLE_SHIFT_INPUT_SHIFT (0x00000010u)
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#define CSL_FFTC_B1_DEST_STAT_DEFAULT_DEST_MASK (0x00003FFFu)
#define CSL_FFTC_B1_DEST_STAT_DEFAULT_DEST_SHIFT (0x00000000u)
#define CSL_FFTC_B1_DEST_STAT_DEFAULT_DEST_RESETVAL (0x00003FFFu)

#define CSL_FFTC_B1_DEST_STAT_RESETVAL   (0x00003FFFu)

/* B1_SHIFT_STAT */


#define CSL_FFTC_B1_SHIFT_STAT_DYNAMIC_SCALING_ENABLE_MASK (0x20000000u)
#define CSL_FFTC_B1_SHIFT_STAT_DYNAMIC_SCALING_ENABLE_SHIFT (0x0000001Du)
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#define CSL_FFTC_B1_SHIFT_STAT_OUTPUT_SCALING_MASK (0x03FC0000u)
#define CSL_FFTC_B1_SHIFT_STAT_OUTPUT_SCALING_SHIFT (0x00000012u)
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#define CSL_FFTC_B1_SHIFT_STAT_STAGE_6_SCALING_MASK (0x0000C000u)
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#define CSL_FFTC_B1_SHIFT_STAT_STAGE_5_SCALING_MASK (0x00003000u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_5_SCALING_SHIFT (0x0000000Cu)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_5_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_SHIFT_STAT_STAGE_4_SCALING_MASK (0x00000C00u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_4_SCALING_SHIFT (0x0000000Au)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_4_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_SHIFT_STAT_STAGE_3_SCALING_MASK (0x00000300u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_3_SCALING_SHIFT (0x00000008u)
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#define CSL_FFTC_B1_SHIFT_STAT_STAGE_2_SCALING_MASK (0x000000C0u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_2_SCALING_SHIFT (0x00000006u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_2_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_SHIFT_STAT_STAGE_1_SCALING_MASK (0x00000030u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_1_SCALING_SHIFT (0x00000004u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_1_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_SHIFT_STAT_STAGE_0_SCALING_MASK (0x0000000Cu)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_0_SCALING_SHIFT (0x00000002u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_0_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_SHIFT_STAT_STAGE_LTE_SHIFT_SCALING_MASK (0x00000003u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_LTE_SHIFT_SCALING_SHIFT (0x00000000u)
#define CSL_FFTC_B1_SHIFT_STAT_STAGE_LTE_SHIFT_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_SHIFT_STAT_RESETVAL  (0x00000000u)

/* B1_PREFIX_STAT */

#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_EN_MASK (0x80000000u)
#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_EN_SHIFT (0x0000001Fu)
#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_EN_RESETVAL (0x00000000u)


#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_OFFSET_MASK (0x03FF0000u)
#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_OFFSET_SHIFT (0x00000010u)
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#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_ADDITION_MASK (0x00001FFFu)
#define CSL_FFTC_B1_PREFIX_STAT_CYCLIC_PREFIX_ADDITION_SHIFT (0x00000000u)
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#define CSL_FFTC_B1_PREFIX_STAT_RESETVAL (0x00000000u)

/* B1_CNTRL_STAT */

#define CSL_FFTC_B1_CNTRL_STAT_IQ_ORDER_MASK (0x80000000u)
#define CSL_FFTC_B1_CNTRL_STAT_IQ_ORDER_SHIFT (0x0000001Fu)
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#define CSL_FFTC_B1_CNTRL_STAT_IQ_SIZE_MASK (0x40000000u)
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#define CSL_FFTC_B1_CNTRL_STAT_ZERO_PAD_MODE_MASK (0x20000000u)
#define CSL_FFTC_B1_CNTRL_STAT_ZERO_PAD_MODE_SHIFT (0x0000001Du)
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#define CSL_FFTC_B1_CNTRL_STAT_ZERO_PAD_VAL_MASK (0x1FFF0000u)
#define CSL_FFTC_B1_CNTRL_STAT_ZERO_PAD_VAL_SHIFT (0x00000010u)
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#define CSL_FFTC_B1_CNTRL_STAT_BLOCK_ERROR_MASK (0x00008000u)
#define CSL_FFTC_B1_CNTRL_STAT_BLOCK_ERROR_SHIFT (0x0000000Fu)
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#define CSL_FFTC_B1_CNTRL_STAT_EOP_MASK  (0x00004000u)
#define CSL_FFTC_B1_CNTRL_STAT_EOP_SHIFT (0x0000000Eu)
#define CSL_FFTC_B1_CNTRL_STAT_EOP_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_CNTRL_STAT_SOP_MASK  (0x00002000u)
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#define CSL_FFTC_B1_CNTRL_STAT_INPUT_QUEUE_NUM_MASK (0x00001800u)
#define CSL_FFTC_B1_CNTRL_STAT_INPUT_QUEUE_NUM_SHIFT (0x0000000Bu)
#define CSL_FFTC_B1_CNTRL_STAT_INPUT_QUEUE_NUM_RESETVAL (0x00000000u)


#define CSL_FFTC_B1_CNTRL_STAT_SUPPRESSED_SIDE_INFO_MASK (0x00000100u)
#define CSL_FFTC_B1_CNTRL_STAT_SUPPRESSED_SIDE_INFO_SHIFT (0x00000008u)
#define CSL_FFTC_B1_CNTRL_STAT_SUPPRESSED_SIDE_INFO_RESETVAL (0x00000000u)


#define CSL_FFTC_B1_CNTRL_STAT_DFT_IDFT_SELECT_MASK (0x00000040u)
#define CSL_FFTC_B1_CNTRL_STAT_DFT_IDFT_SELECT_SHIFT (0x00000006u)
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#define CSL_FFTC_B1_CNTRL_STAT_DFT_SIZE_MASK (0x0000003Fu)
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#define CSL_FFTC_B1_CNTRL_STAT_RESETVAL  (0x00000000u)

/* B1_FREQ_STAT */


#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_DIR_MASK (0x02000000u)
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#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_FACTOR_MASK (0x00078000u)
#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_FACTOR_SHIFT (0x0000000Fu)
#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_FACTOR_RESETVAL (0x00000000u)

#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_PHASE_MASK (0x00007FFCu)
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#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_INDEX_MASK (0x00000002u)
#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_INDEX_SHIFT (0x00000001u)
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#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_EN_MASK (0x00000001u)
#define CSL_FFTC_B1_FREQ_STAT_LTE_FREQ_SHIFT_EN_SHIFT (0x00000000u)
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/* B1_PSIZE_STAT */


#define CSL_FFTC_B1_PSIZE_STAT_PACKET_SIZE_MASK (0x003FFFFFu)
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/* B1_DESTTAG_STAT */

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#define CSL_FFTC_B1_DESTTAG_STAT_DEST_TAG_MASK (0x0000FFFFu)
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#define CSL_FFTC_B1_DESTTAG_STAT_RESETVAL (0x00000000u)

/* B2_DEST_STAT */

#define CSL_FFTC_B2_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_MASK (0x80000000u)
#define CSL_FFTC_B2_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_OUTPUT_SHIFT (0x0000001Fu)
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#define CSL_FFTC_B2_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_INPUT_MASK (0x40000000u)
#define CSL_FFTC_B2_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_INPUT_SHIFT (0x0000001Eu)
#define CSL_FFTC_B2_DEST_STAT_FFTC_SHIFT_LEFT_RIGHT_INPUT_RESETVAL (0x00000000u)


#define CSL_FFTC_B2_DEST_STAT_FFTC_VARIABLE_SHIFT_INPUT_MASK (0x0FFF0000u)
#define CSL_FFTC_B2_DEST_STAT_FFTC_VARIABLE_SHIFT_INPUT_SHIFT (0x00000010u)
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#define CSL_FFTC_B2_DEST_STAT_DEFAULT_DEST_MASK (0x00003FFFu)
#define CSL_FFTC_B2_DEST_STAT_DEFAULT_DEST_SHIFT (0x00000000u)
#define CSL_FFTC_B2_DEST_STAT_DEFAULT_DEST_RESETVAL (0x00003FFFu)

#define CSL_FFTC_B2_DEST_STAT_RESETVAL   (0x00003FFFu)

/* B2_SHIFT_STAT */


#define CSL_FFTC_B2_SHIFT_STAT_DYNAMIC_SCALING_ENABLE_MASK (0x20000000u)
#define CSL_FFTC_B2_SHIFT_STAT_DYNAMIC_SCALING_ENABLE_SHIFT (0x0000001Du)
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#define CSL_FFTC_B2_SHIFT_STAT_STAGE_OUT_SCALING_MASK (0x00030000u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_OUT_SCALING_SHIFT (0x00000010u)
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#define CSL_FFTC_B2_SHIFT_STAT_STAGE_6_SCALING_MASK (0x0000C000u)
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#define CSL_FFTC_B2_SHIFT_STAT_STAGE_6_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_SHIFT_STAT_STAGE_5_SCALING_MASK (0x00003000u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_5_SCALING_SHIFT (0x0000000Cu)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_5_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_SHIFT_STAT_STAGE_4_SCALING_MASK (0x00000C00u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_4_SCALING_SHIFT (0x0000000Au)
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#define CSL_FFTC_B2_SHIFT_STAT_STAGE_3_SCALING_MASK (0x00000300u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_3_SCALING_SHIFT (0x00000008u)
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#define CSL_FFTC_B2_SHIFT_STAT_STAGE_2_SCALING_MASK (0x000000C0u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_2_SCALING_SHIFT (0x00000006u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_2_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_SHIFT_STAT_STAGE_1_SCALING_MASK (0x00000030u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_1_SCALING_SHIFT (0x00000004u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_1_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_SHIFT_STAT_STAGE_0_SCALING_MASK (0x0000000Cu)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_0_SCALING_SHIFT (0x00000002u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_0_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_SHIFT_STAT_STAGE_LTE_SHIFT_SCALING_MASK (0x00000003u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_LTE_SHIFT_SCALING_SHIFT (0x00000000u)
#define CSL_FFTC_B2_SHIFT_STAT_STAGE_LTE_SHIFT_SCALING_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_SHIFT_STAT_RESETVAL  (0x00000000u)

/* B2_PREFIX_STAT */

#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_EN_MASK (0x80000000u)
#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_EN_SHIFT (0x0000001Fu)
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#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_OFFSET_MASK (0x03FF0000u)
#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_OFFSET_SHIFT (0x00000010u)
#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_REMOVE_OFFSET_RESETVAL (0x00000000u)


#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_ADDITION_MASK (0x00001FFFu)
#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_ADDITION_SHIFT (0x00000000u)
#define CSL_FFTC_B2_PREFIX_STAT_CYCLIC_PREFIX_ADDITION_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_PREFIX_STAT_RESETVAL (0x00000000u)

/* B2_CNTRL_STAT */

#define CSL_FFTC_B2_CNTRL_STAT_IQ_ORDER_MASK (0x80000000u)
#define CSL_FFTC_B2_CNTRL_STAT_IQ_ORDER_SHIFT (0x0000001Fu)
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#define CSL_FFTC_B2_CNTRL_STAT_IQ_SIZE_MASK (0x40000000u)
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#define CSL_FFTC_B2_CNTRL_STAT_ZERO_PAD_MODE_MASK (0x20000000u)
#define CSL_FFTC_B2_CNTRL_STAT_ZERO_PAD_MODE_SHIFT (0x0000001Du)
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#define CSL_FFTC_B2_CNTRL_STAT_ZERO_PAD_VAL_MASK (0x1FFF0000u)
#define CSL_FFTC_B2_CNTRL_STAT_ZERO_PAD_VAL_SHIFT (0x00000010u)
#define CSL_FFTC_B2_CNTRL_STAT_ZERO_PAD_VAL_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_CNTRL_STAT_BLOCK_ERROR_MASK (0x00008000u)
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#define CSL_FFTC_B2_CNTRL_STAT_EOP_MASK  (0x00004000u)
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#define CSL_FFTC_B2_CNTRL_STAT_SOP_MASK  (0x00002000u)
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#define CSL_FFTC_B2_CNTRL_STAT_INPUT_QUEUE_NUM_MASK (0x00001800u)
#define CSL_FFTC_B2_CNTRL_STAT_INPUT_QUEUE_NUM_SHIFT (0x0000000Bu)
#define CSL_FFTC_B2_CNTRL_STAT_INPUT_QUEUE_NUM_RESETVAL (0x00000000u)


#define CSL_FFTC_B2_CNTRL_STAT_SUPPRESSED_SIDE_INFO_MASK (0x00000100u)
#define CSL_FFTC_B2_CNTRL_STAT_SUPPRESSED_SIDE_INFO_SHIFT (0x00000008u)
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#define CSL_FFTC_B2_CNTRL_STAT_DFT_IDFT_SELECT_MASK (0x00000040u)
#define CSL_FFTC_B2_CNTRL_STAT_DFT_IDFT_SELECT_SHIFT (0x00000006u)
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#define CSL_FFTC_B2_CNTRL_STAT_DFT_SIZE_MASK (0x0000003Fu)
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#define CSL_FFTC_B2_CNTRL_STAT_DFT_SIZE_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_CNTRL_STAT_RESETVAL  (0x00000000u)

/* B2_FREQ_STAT */


#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_DIR_MASK (0x02000000u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_DIR_SHIFT (0x00000019u)
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#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_FACTOR_MASK (0x00078000u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_FACTOR_SHIFT (0x0000000Fu)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_FACTOR_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_PHASE_MASK (0x00007FFCu)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_PHASE_SHIFT (0x00000002u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_PHASE_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_INDEX_MASK (0x00000002u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_INDEX_SHIFT (0x00000001u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_INDEX_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_EN_MASK (0x00000001u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_EN_SHIFT (0x00000000u)
#define CSL_FFTC_B2_FREQ_STAT_LTE_FREQ_SHIFT_EN_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_FREQ_STAT_RESETVAL   (0x00000000u)

/* B2_PSIZE_STAT */


#define CSL_FFTC_B2_PSIZE_STAT_PACKET_SIZE_MASK (0x003FFFFFu)
#define CSL_FFTC_B2_PSIZE_STAT_PACKET_SIZE_SHIFT (0x00000000u)
#define CSL_FFTC_B2_PSIZE_STAT_PACKET_SIZE_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_PSIZE_STAT_RESETVAL  (0x00000000u)

/* B2_DESTTAG_STAT */

#define CSL_FFTC_B2_DESTTAG_STAT_SRC_ID_MASK (0xFF000000u)
#define CSL_FFTC_B2_DESTTAG_STAT_SRC_ID_SHIFT (0x00000018u)
#define CSL_FFTC_B2_DESTTAG_STAT_SRC_ID_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_DESTTAG_STAT_FLOW_ID_MASK (0x00FF0000u)
#define CSL_FFTC_B2_DESTTAG_STAT_FLOW_ID_SHIFT (0x00000010u)
#define CSL_FFTC_B2_DESTTAG_STAT_FLOW_ID_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_DESTTAG_STAT_DEST_TAG_MASK (0x0000FFFFu)
#define CSL_FFTC_B2_DESTTAG_STAT_DEST_TAG_SHIFT (0x00000000u)
#define CSL_FFTC_B2_DESTTAG_STAT_DEST_TAG_RESETVAL (0x00000000u)

#define CSL_FFTC_B2_DESTTAG_STAT_RESETVAL (0x00000000u)

/* REVISION_REG */

#define CSL_FFTC_REVISION_REG_MODID_MASK (0xFFFF0000u)
#define CSL_FFTC_REVISION_REG_MODID_SHIFT (0x00000010u)
#define CSL_FFTC_REVISION_REG_MODID_RESETVAL (0x00004E5Au)

#define CSL_FFTC_REVISION_REG_REVRTL_MASK (0x0000F800u)
#define CSL_FFTC_REVISION_REG_REVRTL_SHIFT (0x0000000Bu)
#define CSL_FFTC_REVISION_REG_REVRTL_RESETVAL (0x00000016u)

#define CSL_FFTC_REVISION_REG_REVMAJ_MASK (0x00000700u)
#define CSL_FFTC_REVISION_REG_REVMAJ_SHIFT (0x00000008u)
#define CSL_FFTC_REVISION_REG_REVMAJ_RESETVAL (0x00000001u)

#define CSL_FFTC_REVISION_REG_CUSTOM_MASK (0x000000C0u)
#define CSL_FFTC_REVISION_REG_CUSTOM_SHIFT (0x00000006u)
#define CSL_FFTC_REVISION_REG_CUSTOM_RESETVAL (0x00000000u)

#define CSL_FFTC_REVISION_REG_REVMIN_MASK (0x0000003Fu)
#define CSL_FFTC_REVISION_REG_REVMIN_SHIFT (0x00000000u)
#define CSL_FFTC_REVISION_REG_REVMIN_RESETVAL (0x00000000u)

#define CSL_FFTC_REVISION_REG_RESETVAL   (0x4E5AB100u)

/* PERF_CTRL_REG */

#define CSL_FFTC_PERF_CTRL_REG_WARB_FIFO_DEPTH_MASK (0x003F0000u)
#define CSL_FFTC_PERF_CTRL_REG_WARB_FIFO_DEPTH_SHIFT (0x00000010u)
#define CSL_FFTC_PERF_CTRL_REG_WARB_FIFO_DEPTH_RESETVAL (0x00000020u)

#define CSL_FFTC_PERF_CTRL_REG_TIMEOUT_CNT_MASK (0x0000FFFFu)
#define CSL_FFTC_PERF_CTRL_REG_TIMEOUT_CNT_SHIFT (0x00000000u)
#define CSL_FFTC_PERF_CTRL_REG_TIMEOUT_CNT_RESETVAL (0x00000000u)

#define CSL_FFTC_PERF_CTRL_REG_RESETVAL  (0x00200000u)

/* EMU_CTRL_REG */

#define CSL_FFTC_EMU_CTRL_REG_LOOPBACK_EN_MASK (0x80000000u)
#define CSL_FFTC_EMU_CTRL_REG_LOOPBACK_EN_SHIFT (0x0000001Fu)
#define CSL_FFTC_EMU_CTRL_REG_LOOPBACK_EN_RESETVAL (0x00000001u)


#define CSL_FFTC_EMU_CTRL_REG_SOFT_MASK  (0x00000002u)
#define CSL_FFTC_EMU_CTRL_REG_SOFT_SHIFT (0x00000001u)
#define CSL_FFTC_EMU_CTRL_REG_SOFT_RESETVAL (0x00000000u)

#define CSL_FFTC_EMU_CTRL_REG_FREE_MASK  (0x00000001u)
#define CSL_FFTC_EMU_CTRL_REG_FREE_SHIFT (0x00000000u)
#define CSL_FFTC_EMU_CTRL_REG_FREE_RESETVAL (0x00000000u)

#define CSL_FFTC_EMU_CTRL_REG_RESETVAL   (0x80000000u)

/* PRI_CTRL_REG */


#define CSL_FFTC_PRI_CTRL_REG_RX_PRIORITY_MASK (0x00070000u)
#define CSL_FFTC_PRI_CTRL_REG_RX_PRIORITY_SHIFT (0x00000010u)
#define CSL_FFTC_PRI_CTRL_REG_RX_PRIORITY_RESETVAL (0x00000000u)


#define CSL_FFTC_PRI_CTRL_REG_TX_PRIORITY_MASK (0x00000007u)
#define CSL_FFTC_PRI_CTRL_REG_TX_PRIORITY_SHIFT (0x00000000u)
#define CSL_FFTC_PRI_CTRL_REG_TX_PRIORITY_RESETVAL (0x00000000u)

#define CSL_FFTC_PRI_CTRL_REG_RESETVAL   (0x00000000u)

/* QM0_BA_REG */

#define CSL_FFTC_QM0_BA_REG_QM0_BASE_MASK (0xFFFFFFFFu)
#define CSL_FFTC_QM0_BA_REG_QM0_BASE_SHIFT (0x00000000u)
#define CSL_FFTC_QM0_BA_REG_QM0_BASE_RESETVAL (0x34020000u)

#define CSL_FFTC_QM0_BA_REG_RESETVAL     (0x34020000u)

/* QM1_BA_REG */

#define CSL_FFTC_QM1_BA_REG_QM1_BASE_MASK (0xFFFFFFFFu)
#define CSL_FFTC_QM1_BA_REG_QM1_BASE_SHIFT (0x00000000u)
#define CSL_FFTC_QM1_BA_REG_QM1_BASE_RESETVAL (0x00000000u)

#define CSL_FFTC_QM1_BA_REG_RESETVAL     (0x00000000u)

/* QM2_BA_REG */

#define CSL_FFTC_QM2_BA_REG_QM2_BASE_MASK (0xFFFFFFFFu)
#define CSL_FFTC_QM2_BA_REG_QM2_BASE_SHIFT (0x00000000u)
#define CSL_FFTC_QM2_BA_REG_QM2_BASE_RESETVAL (0x00000000u)

#define CSL_FFTC_QM2_BA_REG_RESETVAL     (0x00000000u)

/* QM3_BA_REG */

#define CSL_FFTC_QM3_BA_REG_QM3_BASE_MASK (0xFFFFFFFFu)
#define CSL_FFTC_QM3_BA_REG_QM3_BASE_SHIFT (0x00000000u)
#define CSL_FFTC_QM3_BA_REG_QM3_BASE_RESETVAL (0x00000000u)

#define CSL_FFTC_QM3_BA_REG_RESETVAL     (0x00000000u)

#endif
